ADSP-TS101SAB1Z100 TigerSHARC?處理器是一款高性能、靜態(tài)Superscalar?處理器，針對大型信號處理任務(wù)和通信基礎(chǔ)設(shè)施進(jìn)行了優(yōu)化。該DSP集成了非常寬的存儲器寬度和雙通道計算模塊，支持32和40位浮點(diǎn)以及8、16、32和64位定點(diǎn)處理，為數(shù)字信號處理器設(shè)定了新的性能標(biāo)準(zhǔn)。TigerSHARC處理器的靜態(tài)超標(biāo)量架構(gòu)讓處理器可以執(zhí)行每周期多達(dá)四個指令，從而執(zhí)行24個定點(diǎn)（16位）運(yùn)算或六個浮點(diǎn)運(yùn)算。

ADSP-TS101SAB1Z100具有以下主要特性：

300 MHz，3.3 ns指令周期速率

6M位內(nèi)部片內(nèi)SRAM存儲器

19 mm × 19 mm（484引腳）CSP_BGA或27 mm× 27 mm（625引腳）PBGA封裝

雙通道計算模塊——每個包含ALU、乘法器、移位器和寄存器文件

雙通道整數(shù)ALU，提供數(shù)據(jù)尋址和指針操作

集成I/O包括14通道DMA控制器、外部端口、4個鏈路端口、SDRAM控制器、可編程標(biāo)志引腳、2個定時器以及用于系統(tǒng)集成的定時器過期引腳。

符合1149.1 IEEE標(biāo)準(zhǔn)的JTAG測試訪問端口，用于片內(nèi)仿真

支持無縫多處理片內(nèi)仲裁，總線上多達(dá)8個TigerSHARC處理器

提供高性能靜態(tài)超標(biāo)量DSP操作，針對電信基礎(chǔ)設(shè)施和其他嚴(yán)苛的大型多處理器DSP應(yīng)用進(jìn)行了優(yōu)化

出色的DSP算法和I/O基準(zhǔn)性能（參閱數(shù)據(jù)手冊中表1和表2的基準(zhǔn)）

支持在內(nèi)部存儲器、外部存儲器、存儲器映射外設(shè)、鏈路端口、其他DSP（多處理器）和主機(jī)處理器之間進(jìn)行低開銷DMA傳輸

通過非常靈活的指令集和高級語言DSP架構(gòu)簡化DSP編程

支持具有低通信開銷的可擴(kuò)展多處理系統(tǒng)

應(yīng)用場景

ADSP-TS101SAB1Z100處理器適用于3G/4G基站、雷達(dá)信號處理、工業(yè)儀器儀表等領(lǐng)域，具備低延遲和高并發(fā)處理特性。 ?

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